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2.鳍式场效应晶体管(finfet)被制造在从基底向上延伸的薄“鳍”(或鳍结构)上。鳍式场效应晶体管的通道形成在鳍结构中。栅极设置在鳍结构上，通过栅极控制鳍结构中的通道。
3.随着集成电路尺寸的微缩，由于晶体管需具有更高的驱动电流，所以不能很好地控制漏电流。
4.本发明的最大的目的在于提供一种改良的半导体晶体管结构，以解决上述现存技术的不足与缺点。
5.本发明一方面提供一种半导体晶体管结构，包含：一基底，具有一第一导电型；一鳍结构，成长在所述基底上，所述鳍结构包含具有与所述第一导电型相反的第二导电型的一第一外延层、在所述第一外延层上的一第二外延层，以及在所述第二外延层上具有所述第二导电型的一第三外延层；以及一栅极，位于所述鳍结构上。
7.根据本发明实施例，具有所述第二导电型的所述第一外延层和所述第三外延层包含掺杂磷或砷的sige层。
13.根据本发明实施例，所述半导体晶体管结构另包含一栅极介电层，介于所述栅极和所述鳍结构之间。
14.根据本发明实施例，所述半导体晶体管结构另包含：一缓冲层，设置在所述鳍结构的底部；以及一应变松弛层，设于所述缓冲层上。
15.本发明另一方面提供一种形成半导体晶体管结构的方法，包含：提供具有第一导电型的一基底；在所述基底上成长一鳍结构，所述鳍结构包含具有与所述第一导电型相反的第二导电型的一第一外延层、在所述第一外延层上的一第二外延层，以及在所述第二外延层上的具有所述第二导电型的一第三外延层；以及在所述鳍结构上形成一栅极。
17.根据本发明实施例，具有所述第二导电型的所述第一外延层和所述第三外延层包含掺杂磷或砷的sige层。
23.根据本发明实施例，所描述的方法另包含：在所述栅极和所述鳍结构之间形成一栅极介电层。
24.根据本发明实施例，所描述的方法另包含：在所述鳍结构的底部形成一缓冲层；以及在所述缓冲层上形成一应变松弛层。
56.在下文中，将参照附图说明细节，该些附图中的内容也构成说明书细节描述的一部分，并且以可实行该实施例的特例描述方式来绘示。下文实施例已描述足够的细节使该领域的一般技术人士得以具以实施。
57.当然，也可采行其他的实施例，或是在不悖离文中所述实施例的前提下作出任何结构性、逻辑性、及电性上的改变。因此，下文的细节描述不应被视为是限制，反之，其中所包含的实施例将由随附的权利要求来加以界定。
58.请参阅图1至图3，其中图1例示半导体晶体管结构的上视示意图，图2为沿着图1中的i
ii’切线所示的剖面示意图。如图1至图3所示，本发明一种半导体晶体管结构1，例如，pmos晶体管，包含一基底100，具有一第一导电型，例如，第一导电型可以是p型，基底100可以是p型硅基底。在基底100上例示有三个沿着参考x轴方向延伸的鳍结构f1～f3，以外延方式，成长在基底100上。
59.根据本发明实施例，基底100另设置有一沟槽绝缘结构102。鳍结构f1～f3则是突出于沟槽绝缘结构102的顶表面102s。根据本发明实施例，各个鳍结构f1～f3的宽度w约为3nm至100nm，但不限于此。
60.根据本发明实施例，各个鳍结构f1～f3包含有交错叠设的外延层el。根据本发明实施例，外延层el可以至少包含具有与第一导电型相反的第二导电型的一第一外延层el1、在第一外延层el1上的一第二外延层el2，以及在第二外延层el2上具有第二导电型的一第三外延层el3。根据本发明实施例，例如，第一导电型为p型，第二导电型为n型。
61.当然，外延层el的层数不限于三层，也可以是五层或七层。例如，在图2和图3中，还可以在第三外延层el3上设置第四外延层el4，并在第四外延层el4上设置具有第二导电型的第五外延层el5。
62.根据本发明实施例，第二外延层el2和第四外延层el4可以是本征sige(intrinsic sige)层(或未掺杂sige层)，其中，锗浓度可以介于20％至100％之间，可拿来作为让电洞流动的通道层。根据本发明实施例，具有第二导电型的第一外延层el1、第三外延层el3和第五外延层el5包含掺杂磷或砷的sige层，如此使得交错叠设的外延层el具有n
n组态，其可以在mos晶体管元件的尺寸小于10nm时，还能提高晶体管的操作效能，通过在外延层el中提供多通道，可以更有效的控制漏电流，并提供较高的驱动电流。
63.根据本发明实施例，例如，第一外延层el1、第三外延层el3和第五外延层el5中的磷或砷的浓度可以在atoms/cm3(即(即atoms/cm3)之间。根据本发明实施例，上述各sige层的厚度在本发明实施例，上述各sige层的厚度在之间。
64.根据本发明另一实施例，第二外延层el2和第四外延层el4可以是p型掺杂sige层，如此使得交错叠设的外延层el具有n
65.在本发明其他实施例中，半导体晶体管结构1可以是nmos晶体管，其中，第一外延层el1、第三外延层el3和第五外延层el5可以是掺杂硼的sic层或si层(硼的浓度可以在
atoms/cm3之间)，第二外延层el2和第四外延层el4可以是本征sige层，如此使得交错叠设的外延层el具有p
66.或者，第一外延层el1、第三外延层el3和第五外延层el5可以是掺杂硼的sic层或si层(硼的浓度可以在atoms/cm3之间)，第二外延层el2和第四外延层el4可以是n型掺杂sige层，如此使得交错叠设的外延层el具有p
67.根据本发明实施例，半导体晶体管结构1可以另包含一缓冲层bl，设置在各个鳍结构f1～f3的底部。根据本发明实施例，缓冲层bl形成在口袋状凹陷区域r，其中，口袋状凹陷区域r的深度约在30nm至100nm之间，缓冲层bl的厚度约在5nm至35nm之间。
68.根据本发明实施例，口袋状凹陷区域r加上缓冲层bl能够更好的降低后续外延成长外延层el造成的差排(dislocation)现象，并且使所成长的外延层el在后续的热制作流程与工艺中具有较高稳定性。根据本发明实施例，缓冲层bl可以是掺杂锗的硅层，且具有渐层或梯度变化的锗浓度，例如，锗浓度可以从0到25％(原子百分比)，但不限于此。
69.根据本发明实施例，半导体晶体管结构1另包含一应变松弛层srl，设于缓冲层bl上。根据本发明实施例，应变松弛层srl介于具有第二导电型的第一外延层el1和缓冲层bl之间。根据本发明实施例，应变松弛层srl可以是掺杂锗的硅层，且具有渐层或梯度变化的锗浓度，其中，应变松弛层srl的锗浓度可以超过25％(原子百分比)。
70.根据本发明实施例，如图1所示，半导体晶体管结构1可以另包含栅极wl1～wl4，位于鳍结构f1～f3上。根据本发明实施例，如图2和图3所示，各个栅极wl1～wl4可以包含多晶硅层210、氮化硅盖层220和氧化硅硬掩模层230，但不限于此。
71.根据本发明实施例，半导体晶体管结构1另包含一栅极介电层110，介于各个栅极wl1～wl4和各个鳍结构f1～f3之间。根据本发明实施例，如图3所示，半导体晶体管结构1可以另包含一间隙壁sp，设置在各个栅极wl1～wl4的侧壁上。
72.请参阅图4至图7，其为根据本发明实施例所绘示的半导体晶体管结构的制作的过程示意图。如图4所示，首先提供具有第一导电型的基底100。例如，第一导电型可以是p型，基底100可以是p型硅基底。在基底100上形成有多个鳍结构fi1～fi3。鳍结构fi1～fi3突出于沟槽绝缘结构102，且被绝缘层120包围。根据本发明实施例，例如，绝缘层120可以是氧化硅层。
73.根据本发明实施例，鳍结构fi1～fi3是由基底100的一部分蚀刻出来的，例如，鳍结构fi1～fi3可以只包含硅。经由化学机械研磨制作流程与工艺，可以将绝缘层120的平坦化，使得鳍结构fi1～fi3的顶面s1～s3分别被显露出来。
74.如图5所示，接着进行一蚀刻制作流程与工艺，将鳍结构fi1～fi3去除，在绝缘层120中形成沟槽t1～t3，并且继续蚀刻基底100，在基底100中形成口袋状凹陷区域r1～r3。沟槽t1～t3和口袋状凹陷区域r1～r3分别构成鳍沟槽结构ft1～ft3。
75.如图6所示，接着进行外延制作流程与工艺。根据本发明实施例，可以先在鳍沟槽结构ft1～ft3的底部形成缓冲层bl。根据本发明实施例，缓冲层bl形成在口袋状凹陷区域r，其中，口袋状凹陷区域r的深度约在30nm至100nm之间，缓冲层bl的厚度约在5nm至35nm之间。
76.根据本发明实施例，口袋状凹陷区域r加上缓冲层bl能够更好的降低后续外延成长外延层el造成的差排现象，并且使所成长的外延层el在后续的热制作流程与工艺中具有较高稳定性。根据本发明实施例，缓冲层bl可以是掺杂锗的硅层，且具有渐层或梯度变化的锗浓度，例
77.根据本发明实施例，接着可以于缓冲层bl上继续形成应变松弛层srl。根据本发明实施例，应变松弛层srl可以是掺杂锗的硅层，且具有渐层或梯度变化的锗浓度，其中，应变松弛层srl的锗浓度可以超过25％(原子百分比)。
78.根据本发明实施例，接着经由鳍沟槽结构ft1～ft3在应变松弛层srl上成长出鳍结构f1～f3。根据本发明实施例，各个鳍结构f1～f3包含有交错叠设的外延层el。根据本发明实施例，外延层el可以至少包含具有与第一导电型相反的第二导电型的一第一外延层el1、在第一外延层el1上的一第二外延层el2，以及在第二外延层el2上具有第二导电型的一第三外延层el3。根据本发明实施例，例如，第一导电型为p型，第二导电型为n型。
79.当然，外延层el的层数不限于三层，也可以是五层或七层。例如，在图2和图3中，还可以在第三外延层el3上设置第四外延层el4，并在第四外延层el4上设置具有第二导电型的第五外延层el5。
80.根据本发明实施例，第二外延层el2和第四外延层el4可以是本征sige层(或未掺杂sige层)，其中，锗浓度可以介于20％至100％之间，可拿来作为让电洞流动的通道层。根据本发明实施例，具有第二导电型的第一外延层el1、第三外延层el3和第五外延层el5包含掺杂磷或砷的sige层，如此使得交错叠设的外延层el具有n
n组态，其可以在mos晶体管元件的尺寸小于10nm时，还能提高晶体管的操作效能，通过在外延层el中提供多通道，可以更有效的控制漏电流，并提供较高的驱动电流。
81.根据本发明实施例，例如，第一外延层el1、第三外延层el3和第五外延层el5中的磷或砷的浓度可以在atoms/cm3之间。根据本发明实施例，上述各sige层的厚度在之间。
82.根据本发明另一实施例，第二外延层el2和第四外延层el4可以是p型掺杂sige层，如此使得交错叠设的外延层el具有n
83.在本发明其他实施例中，半导体晶体管结构1可以是nmos晶体管，其中，第一外延层el1、第三外延层el3和第五外延层el5可以是掺杂硼的sic层或si层(硼的浓度可以在atoms/cm3之间)，第二外延层el2和第四外延层el4可以是本征sige层，如此使得交错叠设的外延层el具有p
84.或者，第一外延层el1、第三外延层el3和第五外延层el5可以是掺杂硼的sic层或si层(硼的浓度可以在atoms/cm3之间)，第二外延层el2和第四外延层el4可以是n型掺杂sige层，如此使得交错叠设的外延层el具有p
85.如图7所示，接着可以去除绝缘层120，显露出鳍结构f1～f3。然后于鳍结构f1～f3上形成栅极wl3。根据本发明实施例，栅极wl1～wl3可以包含多晶硅层210、氮化硅盖层220和氧化硅硬掩模层230，但不限于此。根据本发明实施例，在栅极wl3和鳍结构f1～f3之间能形成栅极介电层110，例如，氧化硅层。
86.以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。
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