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如果有人告诉你，人类制造的晶体管已经小到几个原子的尺度，你会相信吗？更不可思议的是，当电子在这些微小晶体管中流动时，它们开始消失在一边，神秘地出现在另一边，完全违背了经典物理学原理！这并非科幻情节，而是当今半导体工业最前沿的真实危机。
想象一下，若晶体管继续微缩，最终薄如一层原子，电子将从哪里流过？这听起来像是物理学悖论，但在半导体行业，这一不可能的墙正在迅速逼近。台积电已宣布2nm工艺节点即将量产，三星与英特尔也紧随其后——然而，当栅极厚度仅剩几个原子时，量子隧穿效应开始肆虐，电子如鬼魅般穿墙而过，造成大量泄漏电流和功耗爆炸。硅基芯片的黄金时代真的走到尽头了吗？
我们都知道，每18-24个月晶体管数量翻倍的摩尔定律已统治半导体产业半个多世纪。1965年，英特尔联合创始人戈登·摩尔通过观察早期集成电路的发展，提出了这一著名预测。起初他认为晶体管密度每年翻一番，后来修正为每两年翻一番。
但鲜为人知的是，这根本不是什么自然法则，而是整个产业共同遵循的技术发展路线微米飞速缩小到如今已量产的3纳米，缩小了惊人的3,333倍！正是这种指数级进步，让我们的口袋里装下了比1970年代超级计算机还要强大百万倍的智能手机。
然而，自然界设下的物理屏障正在向我们逼近。当今3nm工艺的晶体管栅极厚度已接近5-7个硅原子堆叠厚度，而马上就要来临的2nm节点将进一步压缩这一尺寸。
想象一下，如果告诉你一个乒乓球可以不需要任何动能就神奇地穿过一堵墙，你一定会嗤之以鼻。但在量子尺度下，电子确实能做到这一点！当栅极氧化层厚度接近1纳米，本应被阻挡的电子开始通过量子隧穿效应穿墙而过，导致电流泄漏和功耗飙升。
2023年台积电发表在《半导体科学》上的研究显示，在2nm节点测试芯片中，栅极泄漏电流比5nm节点增加了近300%，这在某种程度上预示着同样性能的芯片在大多数情况下要消耗更多电力，产生更多热量。
超薄的栅氧化层中存在大量原子级缺陷，这些缺陷会捕获通过的电子，就像路上的坑洼会卡住车轮一样。跟着时间推移，这些被俘获的电荷会导致晶体管特性漂移，使芯片工作速度变慢，最终可能会引起总系统崩溃。
最新多个方面数据显示，在2nm节点的测试样片中，电荷俘获导致的器件老化速度比5nm节点快2.5倍，意味着同等条件下，芯片寿命可能会大幅度缩短。这就是怎么回事近年来即使旗舰手机也只提供2-3年系统更新支持的原因之一——硬件本身就面临着原子级的衰老！
你可能会问，科学家们为什么不能继续缩小晶体管尺寸？答案在于光刻技术的限制。
光刻技术就像是用光笔在硅片上绘制电路图形。长期以来，光刻波长的缩短一直是推动制程进步的关键。目前最先进的极紫外光刻技术使用13.5纳米波长的光源，但这还不够！
想象你用一支粗笔画精细图案的困难——即使再专业的画家，也无法用拇指粗的毛笔画出头发丝般的细线。光刻技术也面临类似困境：当要刻画的图形约2纳米远小于光波长13.5纳米时，衍射效应使得精确成像变得几乎不可能。
荷兰ASML公司正在研发下一代高数值孔径EUV光刻机，将光学系统的数值孔径从0.33提升至0.55，理论上可将分辨率从36纳米推进至13纳米左右。但这台设备预计价格将超过4亿美元，是当前EUV设备的两倍多，而且首批机器最快要到2025年底才能投入使用。
有时，最好的策略是与敌人和解。既然量子隧穿效应没办法避免，科学家们决定利用它！隧穿场效应晶体管正是基于电子隧穿原理设计的新型器件。
与传统MOSFET相比，TFET在低电压下可实现更陡峭的开关特性，意味着用更低的电压就能控制电流的开关，从而大幅度降低功耗。英特尔和台湾清华大学合作开发的实验性TFET在2023年展示了比同等尺寸FinFET低70%的功耗，同时保持相当的性能。
碳纳米管场效应晶体管在实验室环境下展示了惊人的特性：载流子迁移率比硅高10倍，意味着电子可以更快速地通过晶体管。此外，其超薄的结构直径仅1-2纳米使其在抵抗短沟道效应方面表现出色。
2024年初，斯坦福大学团队在《自然·电子学》上报道了首个全碳纳米管集成电路，包含超过1万个晶体管，能够执行简单计算任务。虽然离商用还有距离，但这一突破证明碳基电子学不再是科幻。
另一个明星材料是二维过渡金属二硫化物，如二硫化钼。这些材料厚度仅为三个原子层，约0.65纳米，却能表现出优异的半导体特性。麻省理工学院的研究表明，MoS₂晶体管在1纳米栅长下仍能维持良好的开关比，而同等尺寸的硅晶体管早已完全失效。
就像摩天大楼在有限的城市土地上提供更多空间一样，3D堆叠技术让芯片能够在垂直方向上扩展。这种策略在存储领域已取得巨大成功——三星的3D NAND已堆叠超过200层存储单元，而平面NAND早已无法继续微缩。
在逻辑芯片领域，芯粒技术通过将大型芯片拆分为多个小型芯片，然后通过先进封装技术，如英特尔的EMIB、台积电的InFO或三星的I-Cube，连接在一起，实现了更高的集成度和更低的制造成本。
AMD的锐龙处理器正是采用这种技术，将CPU核心和I/O模块分离制造，不仅提高了良品率，还实现了高性能与低功耗的完美平衡。2024年的旗舰锐龙9处理器采用台积电4nm工艺制造的12个CPU芯粒，性能比上一代提升25%，而功耗却下降了15%。
台积电于2022年率先量产3纳米制程，并在2023年推出优化版本N3E。根据台积电公布的数据，N3工艺较5纳米提供了10-15%的性能提升，或25-30%的功耗降低。苹果A17 Pro和M3芯片组均采用这一工艺制造。
更令人瞩目的是台积电的2纳米节点，预计将于2025年第四季度量产。N2采用突破性的环绕栅纳米片晶体管架构，将带来10-15%的性能提升或25-30%的功耗降低。据《巴伦周刊》报道，台积电CEO魏哲家预测，未来5年内将有超过2万亿美元价值的产品采用其2纳米技术。
三星在2022年抢先推出了全球首个商用3纳米栅极全环绕工艺，自称为Multi-Bridge-Channel FET。根据三星新闻中心发布的数据，相比5纳米FinFET工艺，3GAA实现了约23%的性能提升、45%的功耗降低和16%的面积缩减。
然而，据《The Verge》报道，三星的3nm良品率在初期仅为20%左右，远低于其5nm工艺的85%以上，这也导致除了三星自己的Exynos处理器外，很少有高端客户选择这一工艺。
作为曾经的制程领导者，英特尔在近年陷入了技术瓶颈。2024年上半年，英特尔终于启动了相当于业界3纳米水平的Intel 3工艺量产。根据PatentPC的分析，Intel 3采用了纳米带GAA技术，目标为1.2V高性能应用场景。
英特尔CEO帕特·基辛格曾信心满满地宣称，到2025年，英特尔将重回制程领头羊。然而，考虑到台积电和三星的快速进展，这一目标能否实现仍存在很大不确定性。
当硅基平面缩放接近极限，计算技术的未来将何去何从？专家们认为，未来十年可能是多元创新的时代：
短期内3-5年内，GAA结构、High-NA EUV和异构集成将继续推动传统芯片性能提升；中期5-10年，新材料如III-V族半导体、碳纳米管可能逐渐进入主流；长久来看10年以上，拓扑量子计算、自旋电子学等全新计算范式可能带来革命性突破。
正如英特尔创始人戈登·摩尔在2015年接受《IEEE Spectrum》采访时所说：没什么是永远都不可能结束的，但也没什么是突然结束的。摩尔定律也许会放缓，但人类对更强大计算能力的追求永不停歇。
你认为，在硅基芯片接近物理极限的当下，哪种替代技术最大有可能引领下一个计算革命？碳纳米管、量子计算，还是某种全新的计算范式？在评论区分享你的看法吧。
正如物理学家理查德·费曼所言：在最底层有着无限的空间。——即使在原子尺度，科学的边界或许仍有待我们去探索和突破。
