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本创造揭露一种晶体管结构，包含基底、阻隔结构、榜首栅极、第二栅极、介电空隙壁与导电空隙壁。阻隔结构设置在基底中。榜首栅极设置在基底上。榜首栅极与基底互相电性阻隔。第二栅极设置在阻隔结构上。榜首栅极与第二栅极互相别离且互相电性阻隔。介电空隙壁环绕榜首栅极的侧壁与第二栅极的侧壁。导电空隙壁设置在介电空隙壁上，且环绕榜首栅极的侧壁与第二栅极的侧壁。第二栅极与导电空隙壁互相电衔接。
(19)国家知识产权局 (12)创造专利请求 (10)请求发布号 CN 116525673 A (43)请求发布日 2023.08.01 (21)请求号 3.7 (22)请求日 2022.02.07 (30)优先权数据 111102343 2022.01.20 TW (71)请求人 力晶积成电子制作股份有限公司 地址 我国台湾新竹科学工业园区 (72)创造人 蒲士杰藤卷浩和李致毅 戴执中 (74)专利署理组织 北京市柳沈律师事务所 11105 专利署理师 王锐 (51)Int.Cl. H01L 29/78 (2006.01) H01L 29/423 (2006.01) 权力要求书1页 阐明书5页 附图5页 (54)创造称号 晶体管结构 (57)摘要 本创造揭露一种晶体管结构，包含基底、隔 离结构、榜首栅极、第二栅极、介电空隙壁与导电 空隙壁。阻隔结构设置在基底中。榜首栅极设置 在基底上。榜首栅极与基底互相电性阻隔。第二 栅极设置在阻隔结构上。榜首栅极与第二栅极彼 此别离且互相电性阻隔。介电空隙壁环绕榜首栅 极的侧壁与第二栅极的侧壁。导电空隙壁设置在 介电空隙壁上，且环绕榜首栅极的侧壁与第二栅 极的侧壁。第二栅极与导电空隙壁互相电衔接。 A 3 7 6 5 2 5 6 1 1 N C CN 116525673 A 权力要求书 1/1页 1.一种晶体管结构，包含： 基底； 阻隔结构，设置在所述基底中； 榜首栅极，设置在所述基底上，其间所述榜首栅极与所述基底互相电性阻隔； 第二栅极，设置在所述阻隔结构上，其间所述榜首栅极与所述第二栅极互相别离且彼 此电性阻隔； 介电空隙壁，环绕所述榜首栅极的侧壁与所述第二栅极的侧壁；以及 导电空隙壁，设置在所述介电空隙壁上，且环绕所述榜首栅极的侧壁与所述第二栅极 的侧壁，其间所述第二栅极与所述导电空隙壁互相电衔接。 2.如权力要求1所述的晶体管结构，其间所述第二栅极不坐落任何自动区上。 3.如权力要求1所述的晶体管结构，其间所述榜首栅极与所述第二栅极在所述榜首栅 极的栅极宽度方向上摆放。 4.如权力要求1所述的晶体管结构，其间部分所述介电空隙壁坐落所述榜首栅极与所 述第二栅极之间，且部分所述导电空隙壁坐落所述榜首栅极与所述第二栅极之间。 5.如权力要求1所述的晶体管结构，其间所述导电空隙壁与所述榜首栅极电衔接至不 同的电压源。 6.如权力要求1所述的晶体管结构，还包含： 共用触摸窗，电衔接至所述第二栅极与所述导电空隙壁。 7.如权力要求1所述的晶体管结构，还包含： 第三栅极，设置在所述阻隔结构上，其间 所述第二栅极坐落所述榜首栅极与所述第三栅极之间， 所述榜首栅极与所述第三栅极互相别离且互相电性阻隔， 所述介电空隙壁与所述导电空隙壁别离环绕所述第三栅极的侧壁，且 所述第二栅极、所述第三栅极与所述导电空隙壁互相电衔接。 8.如权力要求7所述的晶体管结构，其间 部分所述介电空隙壁坐落所述榜首栅极与所述第二栅极之间以及所述第二栅极与所 述第三栅极之间，且 部分所述导电空隙壁坐落所述榜首栅极与所述第二栅极之间以及所述第二栅极与所 述第三栅极之间。 9.如权力要求7所述的晶体管结构，包含互相别离的多个所述榜首栅极与互相别离的 多个所述第二栅极，其间所述第三栅极坐落多个所述第二栅极的同一侧。 10.如权力要求1所述的晶体管结构，包含互相别离的多个所述榜首栅极，其间所述第 二栅极坐落多个所述榜首栅极的同一侧。 2 2 CN 116525673 A 阐明书 1/5页 晶体管结构 技能领域 [0001] 本创造触及一种半导体结构，且特别触及一种晶体管结构。 布景技能 [0002] 晶体管元件的品质因数(figure of merit，FOM)是由导通电阻(R )与栅极/漏极 on 充电电荷量(Q )的乘积所决议。此外，栅极/漏极充电电荷量是由栅极与漏极之间的米勒电 gd 容(miller capacitance)(如，边际电容(fringe capacitance))所决议。现在，为了更好的进步晶 体管元件的能量转化功率并按捺功率损耗，有必要下降晶体管元件的品质因数。因而，怎么有 效地下降晶体管元件的品质因数为现在继续尽力的方针。 创造内容 [0003] 本创造供给一种晶体管结构，其可有效地下降晶体管元件的品质因数。 [0004] 本创造提出一种晶体管结构，包含基底、阻隔结构、榜首栅极、第二栅极、介电空隙 壁与导电空隙壁。阻隔结构设置在基底中。榜首栅极设置在基底上。榜首栅极与基底互相电 性阻隔。第二栅极设置在阻隔结构上。榜首栅极与第二栅极互相别离且互相电性阻隔。介电 空隙壁环绕榜首栅极的侧壁与第二栅极的侧壁。导电空隙壁设置在介电空隙壁上，且环绕 榜首栅极的侧壁与第二栅极的侧壁。第二栅极与导电空隙壁互相电衔接。 [0005] 依照本创造的一施行例所述，在上述晶体管结构中，第二栅极不坐落任何自动(有 源)区上。 [0006] 依照本创造的一施行例所述，在上述晶体管结构中，榜首栅极与第二栅极可在第 一栅极的栅极宽度方向上摆放。 [0007] 依照本创造的一施行例所述，在上述晶体管结构中，部分介电空隙壁可坐落榜首 栅极与第二栅极之间。部分导电空隙壁可坐落榜首栅极与第二栅极之间。 [0008] 依照本创造的一施行例所述，在上述晶体管结构中，导电空隙壁与榜首栅极可电 衔接至不同的电压源。 [0009] 依照本创造的一施行例所述，在上述晶体管结构中，还可包含共用触摸窗(share contact)。共用触摸窗电衔接至第二栅极与导电空隙壁。 [0010] 依照本创造的一施行例所述，在上述晶体管结构中，还可包含第三栅极。第三栅极 设置在阻隔结构上。第二栅极坐落榜首栅极与第三栅极之间。榜首栅极与第三栅极互相分 离且互相电性阻隔。介电空隙壁与导电空隙壁别离环绕第三栅极的侧壁。第二栅极、第三栅 极与导电空隙壁互相电衔接。 [0011] 依照本创造的一施行例所述，在上述晶体管结构中，部分介电空隙壁可坐落榜首 栅极与第二栅极之间以及第二栅极与第三栅极之间。部分导电空隙壁可坐落榜首栅极与第 二栅极之间以及第二栅极与第三栅极之间。 [0012] 依照本创造的一施行例所述，在上述晶体管结构中，可包含互相别离的多个榜首 栅极与互相别离的多个第二栅极。第三栅极可坐落多个第二栅极的同一侧。 3 3 CN 116525673 A 阐明书 2/5页 [0013] 依照本创造的一施行例所述，在上述晶体管结构中，可包含互相别离的多个榜首 栅极。第二栅极可坐落多个榜首栅极的同一侧。 [0014] 依据上述，在本创造所提出的晶体管结构中，榜首栅极与第二栅极互相电性阻隔， 导电空隙壁环绕榜首栅极的侧壁与第二栅极的侧壁，且第二栅极与导电空隙壁互相电连 接。因而，可经过对导电空隙壁施加电压(如，接地电压)来按捺边际电容，由此可下降全体 米勒电容。如此一来，可有效地下降晶体管元件的品质因数，从而进步晶体管元件的能量转 换功率并按捺功率损耗。 [0015] 为让本创造的上述特征和长处能更显着易懂，下文特举施行例，并合作所附的附 图作具体阐明如下。 附图阐明 [0016] 图1A为本创造的一些施行例晶体管结构的仰望图； [0017] 图1B为沿着图1A中的I‑I’剖面线A中的II‑II’剖面线为本创造的另一些施行例晶体管结构的仰望图； [0020] 图3为本创造的另一些施行例晶体管结构的仰望图； [0021] 图4为本创造的另一些施行例晶体管结构的仰望图。 [0022] 符号阐明 [0023] 10,20,30,40:晶体管结构 [0024] 100:基底 [0025] 102:阻隔结构 [0026] 104,106:栅极 [0027] 108:介电空隙壁 [0028] 110:导电空隙壁 [0029] 112,114:掺杂区 [0030] 116:阱区 [0031] 118:深阱区 [0032] 120:栅介电层 [0033] 122:共用触摸窗 [0034] 124:触摸窗 [0035] 126:介电层 [0036] AA:自动(有源)区 [0037] D1:栅极宽度方向 [0038] D2:沟道长度方向 [0039] R:凹槽 具体施行办法 [0040] 下文罗列施行例并合作附图来进行具体地阐明，但所供给的施行例并非用以约束 本创造所包含的规模。为了便利了解，鄙人述阐明中相同的构件将以相同的符号标明来说 4 4 CN 116525673 A 阐明书 3/5页 明。此外，附图仅以阐明为意图，并未依照原尺度作图。别的，仰望图中的特征与剖面图中的 特征并非按相同份额制作。事实上，为论阐明晰起见，可任意增大或减小各种特征的尺度。 [0041] 图1A为依据本创造的一些施行例晶体管结构的仰望图。图1B为沿着图1A中的I‑I’ 剖面线A中的II‑II’剖面线、阻隔结构102、栅极104、栅极106、 介电空隙壁108与导电空隙壁110。在一些施行例中，晶体管结构10可为功率金属氧化物半 导体晶体管(power metal oxide semiconductor(MOS)transistor)，如横向分散金属氧化 物半导体晶体管(lateral diffused metal oxide semiconductor(LDMOS)transistor)。 基底100可为半导体基底，如硅基底。阻隔结构102设置在基底100中。阻隔结构102可在基底 100中界说出自动区AA。阻隔结构102例如是浅沟槽阻隔结构(shallow trench isolation， STI)。阻隔结构102的资料可为例如是氧化硅、氮化硅或其组合。 [0043] 此外，晶体管结构10还可包含掺杂区112、掺杂区114、阱区116与深阱区118中的至 少一者。掺杂区112与掺杂区114坐落栅极104的两边的基底100中。掺杂区112与掺杂区114 别离可作为源极区与漏极区中的一者与另一者。此外，掺杂区112与掺杂区114可坐落自动 区AA中。掺杂区112与掺杂区114可具有榜首导电型(如，N型)。以下，榜首导电型与第二导电 型可别离为N型导电型与P型导电型中的一者与另一者。在本施行例中，榜首导电型是以N型 导电型为例，且第二导电型是以P型导电型为例，但本创造并不以此为限。在另一些施行例 中，榜首导电型可为P型导电型，且第二导电型可为N型导电型。 [0044] 阱区116坐落基底100中。阱区116可具有第二导电型(如，P型)。掺杂区112与掺杂 区114可坐落阱区116中。深阱区118坐落基底100中。深阱区118可具有榜首导电型(如，N 型)。阱区116可坐落深阱区118中。 [0045] 栅极104设置在基底100上。在一些施行例中，部分栅极104可坐落自动区AA上，且 部分栅极104可坐落阻隔结构102上。栅极104的资料例如是掺杂多晶硅。栅极104与基底100 互相电性阻隔。举例来说，晶体管结构10还可包含栅介电层120。栅介电层120坐落栅极104 与基底100之间，由此栅极104与基底100可互相电性阻隔。栅介电层120的资料例如是氧化 硅。 [0046] 栅极106设置在阻隔结构102上。栅极104与栅极106互相别离且互相电性阻隔。栅 极104与栅极106可在栅极104的栅极宽度方向D1上摆放。 [0047] 在一些施行例中，栅极宽度方向D1可垂直于沟道长度方向D2。在本施行例中，将「 沟道长度方向」界说为延伸经过掺杂区112与掺杂区114的方向。在一些施行例中，栅极106 不坐落任何自动区上。栅极106的资料例如是掺杂多晶硅。 [0048] 介电空隙壁108环绕栅极104的侧壁与栅极106的侧壁。在一些施行例中，介电空隙 壁108可为环绕栅极104的侧壁与栅极106的侧壁的接连结构。在一些施行例中，部分介电间 隙壁108可坐落栅极104与栅极106之间。 [0049] 在一些施行例中，介电空隙壁108可设置在栅极104的侧壁、栅极106的侧壁、阻隔 结构102与栅介电层120上。介电空隙壁108的资料例如是氮化硅。 [0050] 导电空隙壁110设置在介电空隙壁108上，且环绕栅极104的侧壁与栅极106的侧 壁。在一些施行例中，导电空隙壁110可为环绕栅极104的侧壁与栅极106的侧壁的接连结 构。导电空隙壁110可坐落介电空隙壁108的凹槽R中。在一些施行例中，部分导电空隙壁110 5 5 CN 116525673 A 阐明书 4/5页 可坐落栅极104与栅极106之间。导电空隙壁110的资料例如是掺杂多晶硅。 [0051] 栅极106与导电空隙壁110互相电衔接。举例来说，晶体管结构10还可包含共用接 触窗122。共用触摸窗122电衔接至栅极106与导电空隙壁110，由此栅极106与导电空隙壁 110可互相电衔接。此外，共用触摸窗122的设置方位并不限于图中的方位，且共用触摸窗 122的数量并不限于图中的数量。只需共用触摸窗122的设置方位与数量可使得触摸窗122 电衔接至栅极106与导电空隙壁110，即归于本创造所包含的规模。共用触摸窗122的资料例 如是钨。 [0052] 晶体管结构10还可包含触摸窗124与介电层126中的至少一者。触摸窗124电衔接 至栅极104。共用触摸窗122与触摸窗124可电衔接至不同的电压源，由此导电空隙壁110与 栅极104可电衔接至不同的电压源。触摸窗124的资料例如是钨。介电层126可掩盖基底100、 阻隔结构102、栅极104、栅极106、介电空隙壁108与导电空隙壁110。共用触摸窗122与触摸 窗124可坐落介电层126中。介电层126的资料例如是氧化硅。 [0053] 依据上述施行例可知，在晶体管结构10中，栅极104与栅极106互相电性阻隔，导电 空隙壁110环绕栅极104的侧壁与栅极106的侧壁，且栅极106与导电空隙壁110互相电衔接。 因而，可经过对导电空隙壁110施加电压(如，接地电压)来按捺边际电容，由此可下降全体 米勒电容。如此一来，可有效地下降晶体管元件的品质因数，从而进步晶体管元件的能量转 换功率并按捺功率损耗。 [0054] 图2为依据本创造的另一些施行例晶体管结构的仰望图。 [0055] 请参照图1A与图2，图2的晶体管结构20与图1A的晶体管结构10的差异如下。如图2 所示，晶体管结构20还可包含栅极202。栅极202设置在阻隔结构102上。栅极106坐落栅极 104与栅极202之间。栅极104与栅极202互相别离且互相电性阻隔。栅极104、栅极106与栅极 202可在栅极104的栅极宽度方向D1上摆放。在一些施行例中，栅极202不坐落任何自动区 上。栅极202的资料例如是掺杂多晶硅。 [0056] 介电空隙壁108与导电空隙壁110别离环绕栅极202的侧壁。在一些施行例中，介电 空隙壁108与导电空隙壁110可别离为环绕栅极104的侧壁、栅极106的侧壁与栅极202的侧 壁的接连结构。部分介电空隙壁108可坐落栅极104与栅极106之间以及栅极106与栅极202 之间。部分导电空隙壁110可坐落栅极104与栅极106之间以及栅极106与栅极202之间。栅极 106、栅极202与导电空隙壁110互相电衔接。举例来说，栅极106、栅极202与导电空隙壁110 可经过共用触摸窗122而互相电衔接。在本施行例中，共用触摸窗122可设置在栅极106与栅 极202之间，但共用触摸窗122的设置方位并不限于图中的方位。只需共用触摸窗122的设置 方位可使得触摸窗122电衔接至栅极106、栅极202与导电空隙壁110，即归于本创造所包含 的规模。 [0057] 此外，晶体管结构20与晶体管结构10中相同的构件运用相同的符号表明，且晶体 管结构20与晶体管结构10中相同或类似的内容，可参阅上述施行例对晶体管结构10的说 明，于此不再阐明。 [0058] 图3为依据本创造的另一些施行例晶体管结构的仰望图。 [0059] 请参照图1A与图3，图3的晶体管结构30与图1A的晶体管结构10的差异如下。如图3 所示，晶体管结构30可包含互相别离的多个栅极104。多个栅极104可别离坐落对应的自动 区AA上。栅极106可坐落多个栅极104的同一侧。此外，栅极104的数量并不限于图中的数量。 6 6 CN 116525673 A 阐明书 5/5页 只需栅极104的数量为多个，即归于本创造所包含的规模。 [0060] 别的，晶体管结构30与晶体管结构10中相同的构件运用相同的符号表明，且晶体 管结构30与晶体管结构10中相同或类似的内容，可参阅上述施行例对晶体管结构10的说 明，于此不再阐明。 [0061] 图4为依据本创造的另一些施行例晶体管结构的仰望图。 [0062] 请参照图2与图4，图4的晶体管结构40与图2的晶体管结构20的差异如下。如图4所 示，晶体管结构40可包含互相别离的多个栅极104与互相别离的多个栅极106。多个栅极104 可别离坐落对应的自动区AA上。栅极202可坐落多个栅极106的同一侧。此外，晶体管结构40 可包含多个共用触摸窗122。多个共用触摸窗122别离电衔接至栅极202、导电空隙壁110与 对应的栅极106。此外，栅极104的数量、栅极106的数量与共用触摸窗122的数量并不限于图 中的数量。只需栅极104的数量、栅极106的数量与共用触摸窗122的数量别离为多个，即属 于本创造所包含的规模。 [0063] 别的，晶体管结构40与晶体管结构20中相同的构件运用相同的符号表明，且晶体 管结构40与晶体管结构20中相同或类似的内容，可参阅上述施行例对晶体管结构20的说 明，于此不再阐明。 [0064] 综上所述，在上述施行例的晶体管结构中，可经过对导电空隙壁施加电压(如，接 地电压)来按捺边际电容，由此可下降全体米勒电容。如此一来，可有效地下降晶体管元件 的品质因数，从而进步晶体管元件的能量转化功率并按捺功率损耗。 [0065] 尽管结合以上施行例揭露了本创造，然而其并非用以限制本创造，任何所属技能 领域中一般技能人员，在不脱离本创造的精力和规模内，可作少许的更动与修饰，故本创造 的维护规模应当以所附的权力要求所界定的为准。 7 7 CN 116525673 A 阐明书附图 1/5页 图1A 8 8 CN 116525673 A 阐明书附图 2/5页 图1B 图1C 9 9 CN 116525673 A 阐明书附图 3/5页 图2 10 10 CN 116525673 A 阐明书附图 4/5页 图3 11 11 CN 116525673 A 阐明书附图 5/5页 图4 12 12
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